DDR5 時代就要來了

去年也即2018年5月份的時候,Cadence就與美光(Micron)在臺積電7nm工藝的加持下,攜手合作定制了全球首個DDR5演示原型產品。其中,Cadence開發DDR5的接口IP, Micron則開發DDR5 DRAM的原型,這塊DDR5演示模型速率達到了4400 MT/s,根據JEDEC組織的roadmap顯示,未來DDR5內存的最高頻率可以達到6400 MT/s

就目前個人電腦來說,對于內存帶寬提升的需求并不強烈,內存帶寬的提升對于游戲來說影響并不大,畢竟在游戲中內存帶寬不是瓶頸,從DDR4 2400 提升到 DDR4 3200 ,對于3A游戲大作也就帶來兩三幀的性能提升,還不如直接提高內存容量來的酸爽。

驅動DRAM內存市場向DDR5升級的動力應該是來自對帶寬有強烈需求的專業應用領域,比如云服務器、邊緣計算等等,由于系統內存帶寬跟不上服務器CPU核心數量的增長,服務器因此需要更大的內存帶寬。更嚴格來說,內存規格的升級在很多年前就已不是由處理器速度的增長所驅動,而是所需要的相應內存帶寬的增長驅動。

這不,前幾日Intel的roadmap則顯示,預計在2021年的服務器處理器上升級LGA4677插槽,將會支持PCIe 5.0以及DDR5標準。而Intel 家的Agilex FPGA則會采用10 納米 FinFET 工藝,同樣支持到PCIe 5.0以及DDR5標準。

如上所述,DDR5 最顯著的特性就是內存帶寬的極大提升,相對于主流的DDR 4 3200來說,最先起跳的DDR5 3200也會比DDR4 3200快1.36倍,而主流DDR5 4800對比DDR4 3200快出1.87倍,最終,DDR5 會來到6400 MT/s的終極規格。

也許有同學會問,同樣是3200為啥DDR5能比DDR4快出1.36倍呢?DDR5憑啥同九秀。

通過目前美光給出的關于DDR5的介紹文檔,我們先了解一下DDR5的新特性:

  • 更快的數據速率
  • 更高的指令總線效率
  • 改進的bank group以提高性能
  • 改進的刷新方案
  • 可擴展的超過16Gb的單片密度
  • 每個模塊2個獨立的40位通道

DDR5的DQ引腳依然是單端信號,無需在DQ引腳上發送差分信號即可實現I / O切換速率(數據速率)的顯著提高。氮素,為了讓DQ單端信號能夠達到如此高的速率,其中一個重要的特性是在DQ 信號流向的接收方向(Rx)引入了multi-tap DFE(Decision Feedback Equalizer 判決反饋均衡器)? 。DFE可以改善信號質量,可以實時地根據眼圖的情況進行自適應調節,重新將眼圖張開,減輕高速率帶來的碼間干擾(inter-symbol interference ISI)的影響。

隨著信號速率的提高,在系統同步接口方式中,有幾個因素限制了有效數據窗口寬度的繼續增加。

  • 時鐘到達兩個芯片的傳播延時不相等(clock skew)
  • 并行數據各個bit 的傳播延時不相等(data skew)
  • 時鐘的傳播延時和數據的傳播延時不一致(skew between data and clock)

要提高接口的傳輸帶寬有兩種方式,一種是提高時鐘頻率,一種是加大數據位寬。那么是不是可以無限制的增加數據的位寬呢?這就要牽涉到另外一個非常重要的問題—–同步開關噪聲(SSN),數據位寬的增加,SSN 成為提高傳輸帶寬的主要瓶頸。

由于信道的非理想特性,信號從Tx通過FR4 PCB板傳輸到Rx,這中間會有信號插損、回損、近/遠端串擾,再繼續提高頻率,信號會被嚴重損傷,就需要采用均衡和數據時鐘相位檢測等技術,這也就是SerDes所采用的技術。

作為并行總線最后的倔強,內存總線也越來越多的吸收了SerDes關鍵技術,尤其是均衡器(Equalization,EQ)技術。在DDR5標準中,DRAM將被指定涵蓋DFE(判決反饋均衡)能力。

而另個DDR5的新挑戰是更加低的工作電壓,VDD/VDDQ/VPP分別為:1.1/1.1/1.8(V), 雖然這將有助于節省功耗,氮素,它也會對DIMM的設計帶來一些挑戰。因為VDD較低,所以還必須關注于電源完整性文圖,信號的噪聲容限將會變得更小,因為您現在使用的是1.1V供電而非1.2V。

JEDEC目前已經公開了有關DDR5的一些規范和信息,雖然目前還沒有最終定案,但DDR5的大體技術參數已經確定。

DIMM內存條產品外觀形態上看與DDR4基本相同,只是在防呆口上有所差別。防呆口的差異化設計可以避免用戶將DDR5內存錯誤地插入其他類型的插槽。在針腳方面,DDR5的針腳數量依舊是288個,針腳寬度為0.85mm,和現在的DDR4維持一樣的水平。雖然針腳數量相同,但是DDR5由于帶寬更高、數據的讀寫方式發生變化等原因,因此針腳定義和DDR4存在很大差異,無法做到向下兼容。

DDR5芯片封裝方面將全部采用BGA封裝,擁有三種數據位寬,分別是x4、x8和x16。和DDR4一樣,DDR5在內部設計了Bank(數據塊)和Bank Group(數據組)。

以8Gb顆粒為例,可以被配置為16個數據塊和8個數據組(每個數據組由2個數據塊構成),此時能夠運行DDR5的x4或者x8配置。同時它也可配置為8個數據塊和4個數據組,實現DDR5的x16配置。當存儲顆粒密度變得更高時,比如單片顆粒16Gb,此時顆粒內部擁有32個數據塊,可以采用8個數據組、每組4個數據塊的方式實現x4和x8配置,或者4個數據組,每組8個數據組,實現x16的配置。

和DDR4相比,DDR5在數據塊和數據組的配置上更為寬裕。在DDR4產品上,數據組的數量最高限制為4組,一般采用2組配置。在DDR5上,數據組的數量可以選擇2組、4組到最高8組的設計,以適應不同用戶的不同需求,并且還可以保證Bank數據塊的數量不變。這意味著整個DDR5的Bank數量將是DDR4的至少2倍,這將有助于減少內存控制器的順序讀寫性能下降的問題。

除了數據組翻倍外,在預取值方面,DDR4時代對16n預取帶來的高延遲擔憂終于在DDR5上得到徹底的解決。DDR5采用的預取值正是16n,比DDR4和DDR3采用的8n預取值翻倍。此外,DDR5還加入了不少新的設計,包括寫模式命令下,DDR5可以轉換為不跨總線發送數據,在減少總線壓力的同時還節約電能;增強的PDA模式通過為每個DRAM分配唯一的PDA枚舉ID,可以僅使用CA接口對每個DRAM進行尋址,后續不再需要DQ信號來決定選擇哪個DRAM進行操作等。

除了數據組翻倍外,在預取值方面,DDR4時代對16n預取帶來的高延遲擔憂終于在DDR5上得到徹底的解決。DDR5采用的預取值正是16n,比DDR4和DDR3采用的8n預取值翻倍。此外,DDR5還加入了不少新的設計,包括寫模式命令下,DDR5可以轉換為不跨總線發送數據,在減少總線壓力的同時還節約電能;增強的PDA模式通過為每個DRAM分配唯一的PDA枚舉ID,可以僅使用CA接口對每個DRAM進行尋址,后續不再需要DQ信號來決定選擇哪個DRAM進行操作等。

在電源穩定性方面,DDR5內存支持在DIMM上加入了穩壓器和電源管理IC。這主要是考慮到在服務器環境下大容量和高速度的DDR5顆粒對電源純凈度的需求。根據JEDEC的數據,DDR5的電壓波動范圍允許值不高于3%,也就是每次波動不得超出正負0.033V,這將考驗主板廠商的設計能力。

對高端內存和敏感環境而言,JEDEC建議廠商在內存上集成自己的電源模塊,這無疑會提高DDR5內存的成本,但是考慮到這類應用環境,這樣的設計還是值得的。不過,受成本所限,消費級產品上不太可能看到這樣的設計,但在一些面向發燒友的頂級DDR5內存上,可能會出現自帶專用電源的解決方案。

目前全球DRAM廠商中,包括三星、美光、SK現代、南亞等廠商都提出了DDR5產品規劃。其中三星、美光和現代已經展示了自家旗下的DDR5顆粒,并開始小批量出貨。業內估計DDR5相關產品將在2019年開始逐漸進入市場,一開始主要面向高端定制型客戶。

DDR5產品真正的大規模爆發應該在2020~2021年,此時英特爾或AMD都應該推出了支持DDR5的全新平臺,消費級市場和高端市場在此時將全面切入DDR5時代。到2022年,DDR5應該占據大約25%的市場份額,超越DDR4成為市場主流。

DDR4的設計規范剛剛擼順, DDR5 時代就要來了,Layout們你們準備好了嗎,不過老wu只想靜靜 ??

詳細的DDR5 的JEDEC標準規范老吳分享到這里了,有興趣的同學可以下載下來看看,注意,這個文檔在老wu發文是還沒有最終凍,不過大體上變更不大了

https://static.mr-wu.cn/doc/JESD79-5%20Proposed%20Rev0.1.pdf

這一份是Micron家的DDR5 SDRAM介紹文檔

https://static.mr-wu.cn/doc/ddr5_more_than_a_generational_update_wp.pdf

文章寫得好 賞顆六味地黃丸補補

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