154月 2019

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Cadence高速電路設計:Allegro Sigrity SI-PI-EMI設計指南 電子書

Cadence高速電路設計:Allegro Sigrity SI-PI-EMI設計指南》, 電子工業出版社出版,本身主要介紹信號完整性、電源完整性和電磁兼容方面的基本理論和設計方法,并結合實例,詳細介紹了如何在Cadence Allegro Sigrity 仿真平臺完成相關仿真并分析結果。同時,在常見的數字信號高速電路設計方面,詳細介紹了同步系統、DDRx(源同步系統)和高速串行傳輸的特點,以及運用Cadence Allegro Sigrity 仿真平臺的分析流程及方法。此外還介紹了常用的信號完整性和電源完整性的相關測試手段及方法,簡要介紹了從芯片、封裝到電路板的系統級仿真設計方法。

《電子設計自動化叢書·Cadence高速電路設計:Allegro Sigrity SI-PI-EMI設計指南》特點是理論和實例相結合,并且基于Cadence Allegro Sigrity 的設計平臺,使讀者可以在軟件的實際操作過程中,理解各方面的高速電路設計理念,同時熟悉仿真工具和分析流程,發現相關的問題并運用類似的設計、仿真方法去解決。

圖書目錄

第1章 信號完整性基礎
1.1 信號完整性問題
1.1.1 什么是信號完整性
1.1.2 數字信號的時域和頻域
1.1.3 信號的質量
1.2 信號完整性分析的傳輸線理論
1.2.1 傳輸線的定義
1.2.2 傳輸線理論基礎與特征阻抗
1.2.3 損耗傳輸線模型
1.2.4 有損耗傳輸線模型
1.2.5 微帶線和帶狀線
1.2.6 S參數簡介
1.2.7 電磁場求解方法簡介
1.3 傳輸線分析
1.3.1 反射
1.3.2 碼間干擾
1.3.3 傳輸線與串擾
1.3.4 同步開關噪聲
1.4 信號質量控制
1.4.1 阻抗匹配
1.4.2 差分線阻抗和差分線阻抗匹配
1.4.3 走線拓撲
1.5 信號完整性分析所用器件模型簡介
1.6 信號完整性仿真分析
1.6.1 傳輸線阻抗與反射分析
1.6.2 匹配和傳輸線層疊結構
1.6.3 多負載菊花鏈
1.6.4 串擾
1.6.5 DDR3信號質量問題及仿真解決案例
1.6.6 走線阻抗/耦合檢查
參考文獻

第2章 電源完整性設計原理與仿真分析
2.1 電源完整性基本原理
2.1.1 電源噪聲形成機理及危害
2.1.2 電源分配系統構成部件
2.1.3 去耦電容特性
2.1.4 VRM模塊
2.1.5 電源/地平面
2.1.6 PDN的頻域分析
2.1.7 時域分析方法
2.1.8 直流壓降與通流問題
2.1.9 電熱混合仿真
2.2 電源分配網絡交流分析
2.2.1 板級電源完整性設計分析工具及案例
2.2.2 板級電源阻抗分析
2.2.3 平面諧振分析
2.2.4 利用SPEED2000進行時域電源噪聲分析
2.3 電源分配網絡去耦電容優化
2.3.1 去耦電容的回路電感
2.3.2 優化方案示例――成本最低
2.3.3 早期去耦方案規劃
2.3.4 去耦方案What-if分析
2.4 電源分配網絡直流分析
2.4.1 直流仿真分析
2.4.2 電熱混合仿真分析
2.5 用AllegroSigrityPIBase進行電源設計和分析
2.5.1 直流設計和分析
2.5.2 規則驅動的去耦電容設計方法
參考文獻

第3章 高速時鐘同步系統設計
3.1 共同時鐘系統原理介紹
3.1.1 共同時鐘系統工作原理
3.1.2 時序參數
3.1.3 共同時鐘系統時序分析
3.2 用SigXplorer進行共同時鐘系統時序仿真
3.2.1 飛行時間仿真分析
3.2.2 計算時序裕量
3.2.3 保持時間時序裕量分析
參考文獻

第4章 高速DDRx總線系統設計
4.1 高速DDRx總線概述
4.1.1 DDRx發展簡介
4.1.2 Bank、Rank及內存模塊
4.1.3 接口邏輯電平
4.1.4 片上端接ODT
4.1.5 SlewRateDerating
4.1.6 WriteLeveling
4.1.7 DDR4的VrefDQTraining
4.2 源同步時鐘、時序
4.2.1 什么是源同步時鐘
4.2.2 源同步時序計算方法
4.2.3 影響源同步時序的因素
4.3 DDRx信號電源協同仿真和時序分析流程
4.3.1 DDRx接口信號的時序關系
4.3.2 使用SystemSI進行DDR3信號仿真和時序分析實例
4.4 DDRx系統常見問題案例分析
4.4.1 DDR3拓撲結構規劃:Fly-by拓撲還是T拓撲
4.4.2 容性負載補償
4.4.3 Fly-by的Stub評估
參考文獻

第5章 高速串行總線
5.1 常見高速串行總線標準一覽
5.1.1 芯片到芯片的互連通信
5.1.2 通用外設連接總線標準――USB3.0總線/接口
5.1.3 存儲媒介總線/接口
5.1.4 高清視頻傳輸總線
5.1.5 光纖、以太網高速串行總線
5.2 高速串行通道之技術分析
5.2.1 高速收發I/O口
5.2.2 均衡器及預加重/去加重
5.2.3 AMI模型接口
5.2.4 碼型編碼及DC平衡
5.2.5 判決指標:眼圖分析、誤碼率、浴盆曲線
5.3 通道傳輸指標分析
5.3.1 通道混模S參數分離
5.3.2 通道沖擊響應
5.3.3 通道信噪比分析
5.3.4 通道儲能特性分析(碼間干擾ISI)
5.4 高速串行通道精細化建模
5.4.1 過孔建模
5.4.2 特殊角度走線
5.4.3 長度(相位)偏差控制
5.5 高速串行通道系統仿真案例
5.5.1 芯片封裝及PCB板上信號模型提取
5.5.2 建立信號鏈路拓撲
5.5.3 時域通道分析
5.5.4 統計通道分析
5.6 高速串行通道系統設置調節
5.6.1 濾波電容效應
5.6.2 電源噪聲注入有影響分析
5.6.3 電源噪聲強弱影響掃描分析
5.6.4 抖動和噪聲影響掃描分析
5.7 高速串行通道工程實例
參考資料

第6章 電磁兼容設計原理和方法
6.1 EMC/EMI概述
6.1.1 電磁兼容的基本概念
6.1.2 電磁兼容相關標準概要
6.1.3 接地設計原理
6.1.4 屏蔽設計原理
6.1.5 濾波設計原理
6.2 板級和系統級EMC設計基本方法
6.2.1 板級EMC設計的重要性
6.2.2 板級EMC與SI/PI的關系
6.2.3 板級EMC控制的常用方法
6.2.4 系統級EMC設計基本方法
6.2.5 EMC仿真算法簡介
6.3 Cadence/Sigrity仿真工具在EMI分析中的應用
6.3.1 SI/PI/EMI仿真分析工具介紹
6.3.2 Cadence的EMI仿真分析實例
6.3.3 SPEED2000在EMI仿真中的應用
6.3.4 PowerSI在EMI仿真中的應用
6.3.5 OptimizePI在EMI仿真中的應用
參考文獻

第7章 信號完整性與電源完整性測試
7.1 10Gbps以上數字系統中信號完整性測量綜述
7.1.1 背景
7.1.2 10Gbps以上高速背板測量
7.1.3 10Gbps以上SerDes信號品質測量
7.1.4 工業標準總線測試
7.1.5 供電網絡的測量
7.1.6 時鐘測量
7.1.7 其他測試
7.1.8 小結
7.2 抖動測量
7.2.1 測量背景簡介
7.2.2 抖動的定義及抖動與相位噪聲、頻率噪聲的關系
7.2.3 周期抖動、周期間抖動和TIE
7.2.4 抖動成分的分解及各個抖動成分的特征及產生原因
7.2.5 使用浴盆曲線和雙狄拉克模型預估總體抖動
7.2.6 高級抖動溯源分析方法
7.2.7 抖動傳遞函數及其測量
7.2.8 50fs級參考時鐘抖動的測量技術
7.2.9 抖動測量儀器總結
7.3 眼圖測量
7.3.1 眼圖概念
7.3.2 眼圖模板
7.3.3 眼圖測試對儀器的要求
7.3.4 眼圖測試中的時鐘恢復
7.3.5 眼圖參數的定義
7.3.6 有問題眼圖的調試
7.4 PCB阻抗測量
7.4.1 PCB阻抗測試方案及原理
7.4.2 TDR測量儀器系統的校準
7.4.3 TDR分辨率的概念
7.4.4 PCB阻抗測量操作流程
7.4.5 TDR測量儀器靜電防護
7.4.6 對TDR測量的其他說明
7.5 電源完整性測量
7.5.1 電源完整性測量對象和測量內容
7.5.2 電源紋波和噪聲測量
7.5.3 PDN輸出阻抗和傳輸阻抗測量
7.5.4 消除電纜屏蔽層環路誤差
7.5.5 校準過程和參考件
7.5.6 電路板系統級PDN測量
7.5.7 小結
7.6 DDR總線一致性測量
7.6.1 工業標準總線一致性測量概述
7.6.2 DDR總線概覽
7.6.3 DDR時鐘總線的一致性測試
7.6.4 DDR地址、命令總線的一致性測試
7.6.5 DDR數據總線的一致性測試
7.6.6 DDR總線一致性測試對示波器帶寬的要求
7.6.7 自動化一致性測試
7.6.8 DDR一致性測試探測和夾具
7.6.9 小結
7.7 參考文獻

第8章 芯片級全流程仿真分析
8.1 芯片級全流程仿真的意義
8.2 芯片級系統仿真的要點
8.3 模型的準備
8.3.1 晶體管模型和IBIS模型
8.3.2 芯片金屬層模型
8.3.3 封裝模型
8.3.4 PCB模型
8.4 并行總線和串行信道的仿真
8.4.1 并行總線仿真
8.4.2 信道仿真
8.5 芯片封裝PCB的電源完整性
8.5.1 芯片-封裝-PCB的直流壓降
8.5.2 芯片-封裝-PCB的交流阻抗分析
8.6 芯片-封裝-PCB熱設計

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